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行业动态 新思科技获台积电高效能7奈米FinFET Plus制程技术的认证
Veda 本新闻稿发布于2018/06/12,由发布之企业承担内容之立场与责任,与本站无关

重点摘要: • 新思科技设计平台获台积公司7奈米FinFET Plus制程技术认证,目前已客户采用于多种设计当中。 • 针对EUV微影感知的7奈米FinFET Plus制程,已经过优化的IC Compiler II能减少芯片面积。 • 全平台支持使用台积公司Wafer-on-Wafer®技术的多芯片集成,能提升生产力并改善量产时程。

 
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(2018年6月12日,台北讯)新思科技近日宣布,新思科技设计平台(Design Platform)已通过台积公司7奈米FinFET Plus制程技术最新设计规则手册(Design Rule Manual,DRM)的认证。台积公司的该项认证已经过多次测试芯片投片,及多家客户正进行生产设计(production design)开发的采用,协助加速实现使用新思设计平台的芯片设计,其中包含各种高效能运算、高密度到低功耗的移动应用(mobile applications)。

这项认证对台积公司极紫外光微影(extreme ultraviolet lithography ,EUV)制程来说是一大里程碑,与非EUV制程节点相较,除了能大幅缩小芯片面积外,还能维持高效能。

新思科技设计平台以Design Compiler® Graphical synthesis以及 IC Compiler™ II 布局绕线工具为主轴,经优化后能充分利用台积公司7奈米FinFET Plus制程的优势,实现高效能设计。Design Compiler Graphical syntheis能自动插入渠道铜柱(via pillar)结构,以强化效能、避免违反讯号电子迁移(signal electromigration,EM)规则,还能将讯息传至IC Compiler II,以便进行更进一步的优化。此外,在合成(synthesis)的过程中还能自动运用非默认规则(non-default rules ,NDR),以及执行层级感知(layer-aware)的优化,强化设计的效能。这些优化,包括IC Compiler II 总线绕线(bus routing),会在整个布局绕线的过程中持续进行,以满足高速网络对延迟匹配(delay-matching)的严格要求。

PrimeTime® 时序分析(timing analysis)先进波形传播(advanced waveform propagation,AWP)与参数芯片内变异(parametric on-chip variation,POCV)技术已经过优化,能因应高效能低电压运作所面临的波形失真(waveform distortion)和非高斯分布的变异影响(non-Gaussian variation effect)。此外,PrimeTime的物理感知(physically-aware)签核经扩展后可支持渠道铜柱。

新思科技强化设计平台用以执行实体实作(physical implementation)、寄生元件参数撷取(parasitic extraction)、实体验证(physical verification)与时序分析,可支持台积公司WoW技术。从最初的裸晶(die)平面图准备、凸块(bump)的布局与配置到晶粒绕线的执行,实体实作流程搭配IC Compiler II能为晶圆堆叠(wafer staking)设计提供全面的支持。IC Validator 会进行DRC/LVS检查,完成验证程序,而新思科技的StarRC™工具则会执行寄生元件参数撷取。

台积公司设计基础架构营销事业部资深协理Suk Lee表示:「我们与新思科技的持续合作,在7奈米FinFET Plus制程技术的初期便有客户一同参与,因此得以开发出具差异性的平台解决方案,协助双方客户将创新产品快速推向市场。新思科技设计平台通过认证,让双方客户的设计产品得以在我们第一次量产的EUV制程技术中实现。」

新思科技设计事业群营销暨业务开发副总裁Michael Jackson则表示,我们与台积公司在7奈米FinFET Plus制程的晶圆量产紧密合作,让客户能使用具备高度差异化的新思科技设计平台,著手进行日益增大的SoC和多裸晶芯片(multi-die chip)的设计,而通过台积公司7奈米FinFET Plus制程的认证,让我们的客户能受惠于先进EUV制程在功耗、效能及面积的精进表现,同时加速差异化商品的上市时程。

- 新闻稿有效日期,至2018/07/12为止


联络人 :Joyce Wu
联络电话:2704-3024*167
电子邮件:Joyce.Wu@veda.com.tw

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