ISE Design Suite部門資深行銷總監Tom Feist表示：「由於系統日趨複雜，現今研發人員必須以更少資源達成更高目標，FPGA的可調適彈性，加上本身可重新編程能力，已成為一項重要資產。賽靈思FPGA從很久前就開始支援可部分重新組態功能，並具備充裕彈性，能在現場進行編程與重新編程。如今業界在成本、電路板空間、以及功耗方面均面臨嚴苛限制，因此需要優異效率，以及符合經濟的設計策略，才能維持競爭力，因此我們更加致力於讓設計流程變得更簡單。」

此款可部分重新組態功能提供可立即調整的高彈性，大幅擴充單一FPGA功能。設計人員可在運作時重新編程FPGA某些區域，藉此加入新功能，對於在元件中其餘部分內運行的應用軟體，則完全不會受到任何影響。舉例來說，客戶現階段正開發有線式光傳輸網路解決方案，可開發出多埠多工器/轉發器的功能，並減少使用資源達30%至45%，軟體無線電解決方案可動態交換通訊波形，其他波形仍可繼續運行不會受到干擾，也不必改用更大或額外的元件。可部分重新組態亦讓設計人員能用較省電功能替換掉較耗電功能，可在不需要最高效能時段，減低系統功耗。

賽靈思透過一個更加直覺化的設計流程與介面，讓其第四代可部分重新組態方案更容易使用。其中包括一款改良式時序限制與時序分析流程，自動將代理邏輯插入至橋接與可重新組態的部分，並具備完整的設計時序收斂與模擬功能。ISE 12 讓設計人員能運用Virtex-4、Virtex-5、以及Virtex-6等元件，開發各種可部分重新組態應用。更多相關資訊，請瀏覽賽靈思網站：www.xilinx.com/ISE.

針對降低BRAM功耗 持續提供強化時脈閘控功能
賽靈思為協助客戶讓其設計更省電，強化其智慧型時脈閘控技術，降低BRAM動態功耗。透過一組獨特演算法，ISE能自動中斷不必要的邏輯活動，這類活動是主要耗電的來源之一，讓無法套用到RTL層級的功耗最佳化，能在合成後於下游階段進行建置，可降低整體動態功耗最多達30%。從ISE Design Suite 12.2開始，智慧型時脈閘控的最佳化功能，還能透過簡單或雙埠模式來降低特定RAM模塊的功耗。這些模塊提供許多啟動模式：包括陣列啟動、寫入啟動、以及輸出暫存器時脈啟動。大部份的省電成效，都是透過採用陣列啟動來獲得。ISE是唯一提供細分時脈閘控最佳化的FPGA工具，這些最佳化功能已整合在各種布局與繞線演算法中。
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針對嵌入式設計提供的模擬支援
ISE Simulator (ISim) 目前已可透過Xilinx Platform Studio (XPS)與Project Navigator工具，支援嵌入式設計流程，讓嵌入式產品設計人員運用整合在ISE Design Suite中的混合語言(VHDL與Verilog)模擬器。新版ISim加入多項強化生產力功能，包括自動偵測與列出設計記憶體，以利檢視與編輯的作業。新增的Memory Editor讓設計人員能透過採用圖形化方式來探測各種what-if情況，不必重新編譯就能強制設定一個訊號內的某個值或pattern模板。ISE 12亦讓設計人員能透過波形檢視器來瀏覽HDL來源碼。

立即著手設計
ISE Design Suite 12目前正分多個階段分別推出，支援Virtex-6 FPGA設計的12.1版本已於5月3日推出。而從12.2版本開始，可針對Virtex-6 FPGA設計提供可部分重新組態功能，並將在後續的12.3版本加入AXI4 IP支援。ISE 12套件能支援Aldec、Cadence Design Systems、Mentor Graphics、以及Synopsys等各家公司的最新模擬與合成軟體。

此外，ISE 12軟體內含平均可加速2倍的邏輯合成功能，在進行大型設計專案時的建置執行時間，比先前版本要快1.3倍，而且更強化嵌入式設計的方法。

供應時程與售價
ISE Design Suite 12.2 現已開始提供給所有ISE Editions用戶，Logic Edition版本的定價從2995美元起。第四代可部分重新組態方案，可透過選配方案的方式購買，並附有為期兩天的現場訓練課程。客戶可至Xilinx網站免費下載30天試用版。想立即開始使用，或欲獲得ISE Design Suite 12與賽靈思特定設計平台(Targeted Design Platforms)在功耗、節省成本的設計方法、以及生產力創新方面的詳細資訊，請瀏覽賽靈思網站：www.xilinx.com/esp/aerospace.htm。

關於賽靈思
賽靈思公司（Xilinx, Inc.(NASDAQ: XLNX)）是全球可編程平台領導廠商。欲獲得更多關於賽靈思公司的資訊，請瀏覽賽靈思公司網站：www.xilinx.com/tw 。

- 新聞稿有效日期，至2010/08/27為止

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