同時，隨著市場競爭日趨白熱化，如何在降低功耗與管理散熱的同時，還能保持高性價比的優勢，對於電子系統工程師與製造商是非常重要的。因此，功耗管理與其對系統成本與效能的影響，是他們目前最關心的議題。

賽靈思公司可編程平台開發事業部資深副總裁Victor Peng表示：「對於28奈米製程節點來說，靜態功率往往是元件總體功率消耗非常重要的一部份，在某些情況中更成為掌控成敗的關鍵。為了達到最大的功率效率，製程的選擇至為關鍵，因為它能控制功耗，來驅動更高的系統效能使用性與功能。賽靈思為下一世代FPGA，選擇了台積電與三星電子具備高效能與低功耗的高介電層/金屬閘(high-k metal gate)製程技術，將靜態功耗降至最低，讓我們在進入28奈米製程之時，不用擔心犧牲效能與功能性的優勢。」

相較於標準高效能製程，選擇高效能與低功耗製程可讓FPGA的靜態功率降低50%。而與前一代FPGA元件相比，較低的靜態功耗讓賽靈思能提供客戶同等級中最低功耗的FPGA產品，並可降低50%的總功耗。同時，下一世代的開發工具透過創新的時脈管理，可降低20%的動態功率；而賽靈思領先業界更加強化的部份可重新組態(partial reconfiguration)技術，讓工程師可進一步降低33%的功耗與系統成本。

為解決在互連層級的系統效能瓶頸，賽靈思將提供業界最高效能的界面，支援那些需要高頻寬的晶片互連、機板互連與設備互連的顧客。當愈來愈多的顧客尋求FPGA當成其系統的主要元件時(即使不是中心元件)，這是非常關鍵的，讓他們在無法採用ASIC與ASSP的情況下，幫助他們定義下一世代FPGA對於其系統設計所帶來的優勢。

保障IP與設計投資
當Spartan-6與Virtex-6 FPGA用戶轉移至下一世代產品的開發階段時，改良的工具可結合經過統一的ASMBL架構來提升生產力，進而降低為了符合高效能與低成本產品，以及設計移轉簡易性而修改設計方案的需求。

統一架構讓賽靈思能夠達到「插槽式IP」的願景，保障顧客的IP投資，讓其輕鬆開發出更多可滿足終端市場需求的產品線。插槽式IP與統一架構透過降低的IP開發成本，可創造出規模更大、反應速度更快的生態體系，這些將支援賽靈思特定設計平台加快創新與降低開發成本的策略腳步。

賽靈思與ARM已於2009年10月宣佈，針對FPGA建置聯手合作定義的下一世代AMBA AXI™規格，將進一步加速IP開發速度與提升再利用率，為軟體與硬體工程師在IP模塊互連與建置嵌入式系統方面，提供一個廣為業界接受且認可的標準。

加速平台開發，滿足可編程勢在必行之趨勢
當ASIC與ASSP變成只可用於那些量產規模最大的應用時，賽靈思致力提供的極低層級總體功耗優勢，強化了FPGA的功能與可用性，讓系統能夠支援各類應用。以可攜式醫療設備為例，這些設備具備低價格、小尺寸與低靜態功率的特性，才能支援以電池為主的運作環境；而太空與國防領域的應用則需要藉由降低散熱來提升效能，讓電子作戰與雷達系統具備更高效能的運算能力。

全新的矽元件與開發工具將為賽靈思與第三方廠商的下一世代特定設計平台提供基礎平台，並將包含只有賽靈思的製程與創新架構與工具才能製造出的超高階FPGA元件。

超高階FPGA元件整合高序列I/O頻寬、比高階FPGA多出兩倍以上的邏輯密度、以及可連結至下一世代記憶體的高頻寬界面。這些優勢將能夠讓電信系統開發業者在下列的應用領域，以FPGA取代單一大型的ASIC與ASSP晶片組：
＊高階電信系統的兆位元(tera-bit)交換核心：超高階等級的FPGA透過整合業界最高速的序列I/O頻寬、兩倍以上的邏輯密度以及可連結至下一世代記憶體的高頻寬界面，來建置1Tbps全雙工(full-duplex)的單一晶片交換器，以取代單一大型的ASIC與ASSP晶片組。
＊400G光傳輸網路(OTN, optical transport network)線路卡：單一超高階等級的FPGA能夠實現所需的頻寬來支援多種40G或100G單晶片建置，以取代在一個線路卡上的多種 ASSP元件。

出貨時程
以台積電與三星電子晶圓廠的28奈米高效能、低功耗的高介電層/金屬閘(high-k metal gate)製程技術為架構的基礎元件將於2010年Q4推出；而包含基礎工具支援的ISE設計套件將於今年6月推出。欲獲得更多詳細資訊，請瀏覽www.xilinx.com/techroadmap網站。

- 新聞稿有效日期，至2010/03/26為止

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